CMOS集成電路閂鎖效應(yīng)

發(fā)布時間：

2020/06/28

閂鎖效應(yīng)(Latch-up)是CMOS工藝所特有的寄生效應(yīng)，發(fā)生閂鎖效應(yīng)時會導(dǎo)致電路的失效，甚至燒毀芯片。

　　最近有些用戶希望了解更多CMOS集成電路閂鎖原理及注意事項，今天就閂鎖原理和使用注意事項做個介紹。

　　閂鎖效應(yīng)(Latch-up)是CMOS工藝所特有的寄生效應(yīng)，發(fā)生閂鎖效應(yīng)時會導(dǎo)致電路的失效，甚至燒毀芯片。以常見的P襯底CMOS電路為例，下圖為一個典型的CMOS反相器工藝剖面圖，從圖中可以看出，除去正常的CMOS平面結(jié)構(gòu)以外，由NMOS有源區(qū)、P襯底、N阱、PMOS有源區(qū)構(gòu)成一個寄生的n-p-n-p結(jié)構(gòu)，寄生的SCR電路等效示意圖如下所示，從中可以看出該SCR是由兩個BJT管和兩個電阻組成一個正反饋回路組成。因此在應(yīng)用過程中，一旦電源上出現(xiàn)瞬變高壓，SCR達(dá)到觸發(fā)條件，就會構(gòu)成正反饋形成電源和地之間的大電流通路。

CMOS反相器縱剖示意圖及寄生SCR等效電路圖

　　在CMOS設(shè)計中，為了避免閂鎖現(xiàn)象，有很多種改進(jìn)方法，但主要原理是減小正反饋環(huán)路的增益，減小寄生晶體管的放大倍數(shù)和寄生電阻阻值都可以有效降低環(huán)路增益。設(shè)計手段比如降低BJT的放大系數(shù)、增加阱的深度、采用外延片等，但在工藝條件確定的情況下，但最有效的方法還是減少寄生電阻，從縱剖圖中可以看出，SCR中存在兩個寄生電阻，一個是阱電阻，另一個是襯底電阻，當(dāng)有電流流過寄生電阻時，在電阻上產(chǎn)生壓降，促進(jìn)正反饋的形成。需要注意的是，該寄生電阻隨著溫度升高，電阻會變大，寄生三極管開啟電壓變低，漏電流變大，因此在高溫下更容易出現(xiàn)閂鎖效應(yīng)。

CMOS版圖中保護(hù)環(huán)

　　要想降低寄生電阻阻值，可以通過增加多子保護(hù)環(huán)和少子保護(hù)環(huán)的方法縮短電流路徑，常見的保護(hù)環(huán)結(jié)構(gòu)如下圖所示。目前上述方法已經(jīng)廣泛應(yīng)用于CMOS集成電路版圖設(shè)計中，當(dāng)采用正確的版圖設(shè)計時，可以有效避免閂鎖現(xiàn)象的發(fā)生，同時目前的CMOS工藝均有閂鎖檢查工具，可以幫助檢查是否存在閂鎖可能。

　　除去在設(shè)計時加入手段可以避免閂鎖，在應(yīng)用時采取措施也可以有效避免閂鎖發(fā)生，目前在應(yīng)用電路中可以采取的措施主要有如下幾點：

　　l 在芯片的電源和地端并聯(lián)濾波電容，吸收電源上的噪聲，降低SCR被觸發(fā)概率;

　　l 在電源端串接限流電阻，當(dāng)閂鎖事件發(fā)生時，由于限流電阻的存在，不會造成芯片損傷，但是在電源端串接限流電阻，由于限流電阻的存在，會導(dǎo)致電源電壓存在較大壓降，到達(dá)芯片電源端的電壓會顯著小于VCC電壓，同時該方法并不能徹底避免閂鎖現(xiàn)象發(fā)生，只能緩解閂鎖造成的傷害，因此除非芯片設(shè)計中存在缺陷，一般不建議采用該方法進(jìn)行閂鎖防護(hù);

　　目前中科格勵微公司推出的新一代電磁型IIC總線隔離器GLb1250、GLb1251芯片在版圖設(shè)計中均嚴(yán)格遵守了上述設(shè)計規(guī)則，在-55℃~125℃溫度范圍內(nèi)均可以正常工作。該芯片可以有效代替ADI公司的ADuM125X、TI公司的ISO1540、Si8600等隔離型IIC總線隔離芯片，產(chǎn)品提供塑封SOP08和陶瓷SOP08兩款封裝。

　　注意事項：

　　需要注意的是， ADuM1250產(chǎn)品應(yīng)用手冊中需要在電源端串接200Ω的限流電阻，而ISO1540、Si8600、GLb1250等芯片均不需要在電源端串接限流電阻，由于該限流電阻會產(chǎn)生壓降，導(dǎo)致芯片實際的工作電壓遠(yuǎn)小于VDD電壓，因此在采用GLb1250替換ADuM1250過程中建議將200歐姆電阻替換為0歐姆電阻。